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HDL代码静态分析工具是一款针对Verilog-HDL、VHDL语言,具有自主知识产权的代码缺陷检查管理平台。 采用了国内的HDL代码静态分析技术,提供了针对HDL代码编码风格、可综合性、可重用性、时钟复位以及状态机等潜在设计缺陷的自动化检测、缺陷跟踪及管理一站式解决方案。软件支持包括Do254、GJB、GB、Xilinx、Altera等多种业内主流的HDL编码规则集,能有效提高ASIC及FPGA的HDL编码质量,便于RTL签核,减少昂贵的重新设计与迭代所产生的经济代价和时间成本。
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检测、监控和管理HDL编码质量,有效保障开发周期HDL代码质量
支持主流HDL语言,适配多种EDA配置文件,降低软件学习成本
支持多个业内主流编码规范,满足各行业HDL编码规范的检查需求
在HDL代码编码早期发现编码缺陷,节省人工审核成本
保障统一的HDL编码风格,提高团队开发效率HDL Designer国产替代。
规则个性化定制服务,满足您的定制化需求
24小时本地化团队技术支持
简洁易用的HDL代码静态规则检查
提供针对Verilog-HDL/VHDL代码静态检查功能。采用了基于编码规则的HDL代码静态分析技术,自动检查并发现HDL代码中的缺陷代码。
内置丰富的通用编码规则集,支持规则库插件化扩展HDL Designer国产替代。
支持包括Do254、Altera、RMM、Xilinx等业内主流的编码规则的静态检查,这次创建和配置新的检查规则集。软件静态分析引擎基于插件式可扩展架构,支持自定义规则集扩展定制。
HDL代码静态分析工具**定位违规代码,协助缺陷修复
提供违规代码的定位跳转功能,在代码编辑界面高亮提示违规代码指导用户修复缺陷代码
检查结果报告一键导出
提供基于通用模板的检查结果报告意见导出,提供定制化模板支持。
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